オンラインで劣化の検知が可能な劣化検知装置

2022.09.16 By 東京都立大学

情報

技術概要

オンチップおよびオフチップの両方に対応可能な劣化検知回路、オンラインで劣化の検知が可能な劣化検知回路、さらに、劣化の検知範囲を変更可能な劣化検知回路を提供する

用途・応用

システムオンチップ
劣化検出

背景

 ト ラ ン ジ ス タ 等 の 半 導 体 素 子 を 使 用 し た 電 気 回 路 で は 、 L S I ( Large Scale Integrated circuit: 大 規 模 集 積 回 路 ) の 微 細 化 に 伴 い 、 N B T I ( Negative bias TemperatureInstability) や H C ( Hot Carrier) 等 の ト ラ ン ジ ス タ の 特 性 劣 化 が 問 題 と な っ て き て いる。NBTIはPMOSトランジスタの閾値の増加を引き起こし、HCはNMOSトランジスタの閾値を増加させる。これらのトランジスタの劣化は、ゲート素子のスイッチング特性に影響を与えるので、回路の伝搬遅延速度の増加となって劣化現象が現れる。
 そして、劣化が進行して遅延時間が大きくなると、回路やシステムのクロックを超えた遅延時間となり、最終的には機能を維持できなくなり、故障やシステムダウンに陥ってしまう(非特許文献1参照)。

 このような劣化の検知に関連する技術として、下記の特許文献1、2および非特許文献2~5が知られている。
特 許 文 献 1 ( 特 開 平 9 - 1 2 7 1 8 6 号 公 報 ) に は 、 劣 化 測 定 対 象 の LSIの 内 部 に 、 リン グ 発 振 器 を 作 成 し て 、 初 期 発 振 周 波 数 と LSI使 用 中 の 発 振 周 波 数 と を 比 較 し て 対 象 LSIの劣 化 を 検 知 す る 技 術 が 記 載 さ れ て い る 。 ま た 、 特 許 文 献 1 に は 、 劣 化 測 定 対 象 の LSIを 発振 器 の 構 成 に 変 換 し て 、 初 期 発 振 周 波 数 と LSI使 用 中 の 発 振 周 波 数 と を 比 較 し て 対 象 LSIの劣化を検知する技術も記載されている。

特 許 文 献 2 ( 国 際 公 開 2 0 1 1 / 1 1 5 0 3 8 号 公 報 ) に は 、 LSIの 劣 化 を 回 路 の 伝 搬遅 延 と し て 観 測 す る 技 術 が 記 載 さ れ て い る 。 具 体 的 に は 、 LSIの 使 用 中 ( 運 用 中 ) に 、 定期 的 に 遅 延 時 間 を 観 測 し 、 遅 延 時 間 が 増 加 す る こ と を 検 知 し て 、 LSIの 故 障 も し く は シ ステムダウンに到る前に警告を発して突然の故障やシステムダウンを防止する技術が記載されている。

非 特 許 文 献 2 に は 、 フ リ ッ プ フ ロ ッ プ 回 路 ( FF) を 多 重 化 ( 2 重 化 、 3 重 化 ) し て 、 データ信号のノイズ対策を行う技術が記載されている。なお、非特許文献2には、故障を検出する方法に関する記載はない。
非 特 許 文 献 3 , 4 に は 、 フ リ ッ プ フ ロ ッ プ 回 路 ( FF) を 2 つ 使 っ て 、 一 方 の FFの ク ロ ック信号もしくはデータ信号を遅延させて、データ信号の遅延時間増加(遅延故障)を検出する技術が記載されている。なお、非特許文献3,4に記載の技術では、回路構成は、非特許文献2と同一であり、目的が異なるだけである。

 非特許文献5には、非特許文献3,4と同様の回路構成により、遅延時間の増加を検出し て 、 LSIの 劣 化 検 知 ( 遅 延 時 間 の 増 加 検 出 ) を 行 う 技 術 が 記 載 さ れ て い る 。 非 特 許 文 献5では、劣化の検出精度や回路量等の評価がされており、非特許文献3,4の技術を劣化の検出に応用した技術が記載されている。

【先行技術文献】
【特許文献】
【特許文献1】特開平9-127186号公報
【特許文献2】国際公開2011/115038号公報
【非特許文献】
【 非 特 許 文 献 1 】 W .wang,他 6 名 , " The Impact of NBTI Effect on Combinational Circuit : M odeling, Simulation, and Analysis" , IEEE Transactions on VLSI Systems ,vol.18, no.2, pp.173‑183,2010
【 非 特 許 文 献 2 】 M .Nicolaidis, " Time Redundancy Based Soft‑Error Tolerance to Rescue Nanometer Technologies" , Proc. 17th IEEE VLSI symposium, pp.89‑94, 1999
【 非 特 許 文 献 3 】 D.Ernst,他 1 0 名 , " Razor: a low‑power pipeline based on circuit‑level timing speculation" , Proceedings of 36th Annual IEEE/ACM International Symposium on M icroarchitecture 2003 (M ICRO‑36), pp.7‑18, 2003
【 非 特 許 文 献 4 】 T.Sato,他 1 名 , " A Simple Flip‑Flop Circuit for Typical‑Case Designs for DFM" , Proceedings of the 8th International Symposium on Quality Electronic Design (ISQED' 07), pp.539‑544, 2007
【 非 特 許 文 献 5 】 M .Agarwal,他 8 名 , " Optimized Circuit Failure Prediction for Aging: Practically and Promise" , Proc. Intl. Test Conf., paper 26.1, 2008

課題

(従 来 技 術 の 問 題 点 )
 特許文献1に記載の構成において、リング発振器を使用した場合は、発振器自体の劣化検 知 と な り 、 劣 化 測 定 対 象 の LSIの 劣 化 検 知 と な ら な い 問 題 が あ る 。 ま た 、 劣 化 測 定 対 象 LSIを 発 振 器 の 構 成 に 変 換 し た 場 合 は 、 オ フ ラ イ ン で の 検 知 ( 実 際 の 運 用 を 一 旦 停 止 し た 状態 ま た は LSIの ア イ ド ル 動 作 中 で の 検 知 ) を 行 う 必 要 が あ る 。 す な わ ち 、 実 際 の 運 用 中 に劣 化 の 検 知 を 行 う こ と が で き ず 、 LSIの 運 用 中 に 、 一 旦 LSIの 運 用 を 停 止 し て 劣 化 の 検 知 を行 い 、 LSIの 運 用 を 再 開 す る 必 要 が あ り 、 全 体 の 処 理 能 力 が 低 下 す る 問 題 が あ る 。 ま た 、特 許 文 献 1 に 記 載 の 構 成 で は 、 い ず れ の 場 合 で も 、 劣 化 測 定 対 象 の LSIの 内 部 に 検 知 回 路を構成する必要があり、いわゆるオンチップ型の回路に構成が限定されるという問題がある 。
特 許 文 献 2 に 記 載 の 構 成 で も 、 遅 延 測 定 の 対 象 パ ス の 遅 延 を 測 定 す る に は 、 LSIの 運 用中に、オフラインにして、テスト入力を入力したり可変クロック信号を使用して遅延時間の 測 定 を 行 う 必 要 が あ る 問 題 が あ る 。 ま た 、 そ の た め の 回 路 を LSIの 内 部 に 組 み 込 む 必 要があるという問題もある。

非 特 許 文 献 2 ~ 5 に 記 載 の 技 術 で は 、 FFの 多 重 化 を 行 っ て い る た め 、 回 路 の 規 模 が 大 きく な る と 共 に 、 対 象 の LSIの 内 部 に 遅 延 検 出 回 路 を 組 み 込 む 必 要 が あ り 、 全 体 の 回 路 規 模が大きくなる問題がある。さらに、検出できる遅延はクロック信号もしくはデータ信号の遅延量に依存するため、劣化検知の範囲が固定されてしまう問題がある。

 本発明は、オンチップおよびオフチップの両方に対応可能な劣化検知回路を提供することを第1の技術的課題とする。
 また、本発明は、オンラインで劣化の検知が可能な劣化検知回路を提供することを第2の技術的課題とする。
 さらに、本発明は、劣化の検知範囲を変更可能な劣化検知回路を提供することを第3の技術的課題とする。

手段

 前記技術的課題を解決するために、請求項1に記載の発明の検査装置は、予 め 設 定 さ れ た 周 期 の ク ロ ッ ク 信 号 に 同 期 し た 入力信号に応じた 情 報 処理を行って 処 理結 果 の 出力信号を出力する 大 規 模 集 積 回 路 で あ っ て 、 劣 化 検 知 専 用 の 回 路 を 有 し な い 前 記大 規 模 集 積 回 路 に対して、前記 大 規 模 集 積 回路の経時的な劣化を検出する劣化検出装置であって、劣化の検査対象の前記 大 規 模 集 積 回路から出力された出力信号が入力されるとともに、前 記 入 力 信 号 と は 位 相 が 異 な る 比 較 信 号 を 使 用 し て 、 前 記 大 規 模 集 積 回路の使用開始初期の出力信号に対する現在の出力信号の遅延を検出する遅延検出 回 路 と 、前記遅延検出 回 路 で検出された遅延が、予め設定された遅延時間を超えた場合に、前記大 規 模 集 積 回路が劣化したと判定する劣化判定 回 路 と 、を備えたことを特徴とする。

 請求項2に記載の発明は、請求項1に記載の検査装置において、前記予め設定された遅延時間を変更する手段、を備えたことを特徴とする。

 前記技術的課題を解決するために、請求項3に記載の発明の検査方法は、予 め 設 定 さ れ た 周 期 の ク ロ ッ ク 信 号 に 同 期 し た 入力信号に応じた 情 報 処理を行って 処 理結 果 の 出力信号を出力する 大 規 模 集 積 回 路 で あ っ て 、 劣 化 検 知 専 用 の 回 路 を 有 し な い 前 記大 規 模 集 積 回 路 に対して、劣化の検査対象の前記 大 規 模 集 積 回路から出力された出力信号の入力 と 、 前 記 入 力 信 号 と は 位 相 が 異 な る 比 較 信 号 と に基づいて、前記 大 規 模 集 積 回路の使用開始初期の出力信号に対する現在の出力信号の遅延を検出する工程と、前記遅延を検出する工程で検出された遅延が、予め設定された遅延時間を超えた場合に、前記 大 規 模 集 積 回路が劣化したと判定する工程と、を実行することを特徴とする。 

効果

 請求項1、3に記載の発明によれば、回路から出力された出力信号に基づいて判定を行っているため、オンチップおよびオフチップの両方に対応できる。
 また、請求項1、3に記載の発明によれば、回路から出力された出力信号に基づいているため、オンラインで劣化の検知ができる。
 請求項2に記載の発明によれば、予め設定された遅延時間を変更することで、劣化の検知範囲を変更できる。

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特許情報

特許6210476

JPB 006210476-000000